- Код статьи
- 10.31857/S0544126924030061-1
- DOI
- 10.31857/S0544126924030061
- Тип публикации
- Статья
- Статус публикации
- Опубликовано
- Авторы
- Том/ Выпуск
- Том 53 / Номер выпуска 3
- Страницы
- 243-258
- Аннотация
- Технология встроенной Flash-памяти с расщепленным затвором существует уже несколько десятилетий и стала стандартом применения для широкого спектра устройств, например микроконтроллеров и смарт-карт. Среди них, благодаря ряду преимуществ, наибольшее распространение получила технология энергонезависимой памяти SuperFlash компании Silicon Storage Technology. В данной статье представлены результаты исследования структуры ячеек памяти, подробно рассмотрен принцип их работы и основные технологические этапы производственного процесса формирования транзисторных структур.
- Ключевые слова
- встроенная память SuperFlash ячейка памяти расщепленный затвор плавающий затвор
- Дата публикации
- 16.09.2025
- Год выхода
- 2025
- Всего подписок
- 0
- Всего просмотров
- 107
Библиография
- 1. Molas G., Nowak E. Advances in emerging memory technologies: From data storage to artificial intelligence// Applied Sciences. 2021. V. 11. № 23. P. 11254.
- 2. Милованов Р.А., Кельм Е.А. Структура ячеек энергонезависимой памяти типа EEPROM и Flash // Нано- и микросистемная техника. 2015. № 4. С. 45—59.
- 3. Абдуллаев Д.А., Милованов Р.А., Волков Р.Л., Боргардт Н.И., Ланцев А.Н., Воротилов К.А., Сигов А.С. Сегнетоэлектрическая память: современное производство и исследования // Российский технологический журнал. 2020. Т. 8. № 5. С. 44—67.
- 4. Kim S.S., Yong S.K., Kim W., Kang S., Park H.W., Yoon K.J., Dong S.S., Lee S., Hwang C.S. Review of semiconductor flash memory devices for material and process issues // Advanced Materials. 2022. P. 2200659.
- 5. Кольцов С. SuperFlash — успешная технология для построения микросхем памяти. Часть 2 // Электронные компоненты. 2013. № 1. С. 101—105.
- 6. Do N., Van Tran H., Kotov A., Tiwari V. Split-gate floating poly SuperFlash memory technology, design, and reliability // Embedded Flash memory for embedded systems: technology, design for sub-systems, and innovations. 2018. P. 131—178.
- 7. Tkachev Y., Kotov A. Generation of single-and double-charge electron traps in tunnel oxide of flash memory cells under Fowler-Nordheim stress // 2011 IEEE International Integrated Reliability Workshop Final Report. 2011. P. 101—104.
- 8. Tkachev Y., Liu X., Kotov A. Floating-gate corner-enhanced poly-to-poly tunneling in split-gate flash memory cells // IEEE transactions on electron devices. 2011. V. 59. № 1. P. 5—11.
- 9. Tkachev Y. Field-induced generation of electron traps in the tunnel oxide of flash memory cells // 2015 IEEE International Integrated Reliability Workshop. 2015. P. 99—102.
- 10. Tkachev Y., Walls J.A. Silicon dioxide degradation in strongly non-uniform electric field // 2017 IEEE International Integrated Reliability Workshop. 2017. P. 1—4.
- 11. Lai S. Flash memories: Where we were and where we are going// International Electron Devices Meeting 1998. Technical Digest (Cat. No. 98CH36217). 1998. P. 971—973.
- 12. Sowards D. Non-Volatile Memory: The principles, the technologies, and their significance to the smart card integrated circuit, 1999.
- 13. Kianian S., Levi A., Lee D., Hu Y. W. A novel 3 volts-only, small sector erase, high density flash E2PROM// Proceedings of 1994 VLSI Technology Symposium. 1994. P. 71—72.
- 14. Smeys P. Local oxidation of silicon for isolation. Stanford University: PhD Thesis, 2000.
- 15. Shauly E.N., Rosenthal S. Coverage layout design rules and insertion utilities for CMP-related processes // Journal of Low Power Electronics and Applications. 2020. V. 11. № 1. P. 2.
- 16. Sung H.C., Lei T.F., Huang C.M., Kao Y.C., Lin Y.T., Wang C.S. New triple self-aligned (SA3) split-gate flash cell with T-shaped source coupling // Japanese journal of applied physics. 2005. V. 44. № 10R. P. 7377.
- 17. Mih R., Harrington J., Houlihan K., Lee H.K., Chan K., Johnson J., Chen B., Yan J., Lam C. 0.18 µm modular triple self-aligned embedded split-gate flash memory // 2000 Symposium on VLSI Technology. Digest of Technical Papers (Cat. No. 00CH37104). 2000. P. 120—121.
- 18. Chu W.T., Lin H.H., Hsieh C.T., Sung H.C., Wang Y.H., Lin Y.T., Wang C.S. Shrinkable triple self-aligned field-enhanced split-gate flash memory // IEEE transactions on electron devices. 2004. V. 51. № 10. P. 1667—1671.
- 19. Sax H., Kruwinus H., Waters E.A. Polysilicon overfill etch back using wet chemical spin-process technology. An alternative to traditional dry etch and CMP technigues // 10th Annual IEEE/SEMI. Advanced Semiconductor Manufacturing Conference and Workshop. ASMC 99 Proceedings (Cat. No. 99CH36295). 1999. P. 233—238.
- 20. Do N., Tee L., Hariharan S., Lemke S., Tadayoni M., Yang W., Yue I. A 55 nm logic-process-compatible, split-gate flash memory array fully demonstrated at automotive temperature with high access speed and reliability // 2015 IEEE International Memory Workshop. 2015. P. 1—3.
- 21. Tkachev Y. Extraction of floating-gate capacitive parameters in split-gate flash memory cells // 2016 International Conference on Microelectronic Test Structures (ICMTS). 2016. P. 110—115.
- 22. Абдуллаев Д.А. Изменение набора применяемых материалов при уменьшении топологических норм производства интегральных микросхем // Нано- и микросистемная техника. 2014. № 5. С. 32—38.
- 23. Shum D., Luo L.Q., Kong Y.J., Deng F.X., Qu X., Teo Z.Q., Liu X. 40 nm embedded self-aligned split-gate flash technology for high-density automotive microcontrollers // 2017 IEEE International Memory Workshop. 2017. P. 1—4.
- 24. Guo X., Bayat F.M., Prezioso M., Chen Y., Nguyen B., Do N., Strukov D.B. Temperature-insensitive analog vector-by-matrix multiplier based on 55 nm NOR flash memory cells // 2017 IEEE Custom Integrated Circuits Conference. 2017. P. 1—4.
- 25. Jourba S., Bollon N., Decobert C., Festes G., Bertello B., Zhou F., Beyer S. Performance and reliability of 4 Mb eFLASH memory array featuring 28 nm split-gate cell with HKMG select transistor // 2020 IEEE International Memory Workshop. 2020. P. 1—4.
- 26. Richter R., Trentzsch M., Dünkel S., Müller J., Moll P., Bayha B., Do N. A cost-efficient 28 nm split-gate eFLASH memory featuring a HKMG hybrid bit cell and HV device // 2018 IEEE International Electron Devices Meeting. 2018. P. 18.5.1—18.5.4.
- 27. Do N., Lemke S., Tran H., Tiwari V., Reiten M. Scaling of split-gate flash memory for embedded controllers and machine learning applications // 2020 International Symposium on VLSI Technology, Systems and Applications. 2020. P. 19—20.
- 28. Chandra Z., Mubarokah I., Sulthoni M.A. Split-Gate Flash Memory: from Planar to 3D // 2021 International Symposium on Electronics and Smart Devices. 2021. P. 1—5.
- 29. Do N., Kim J., Lemke S., Tee L., Tkachev Y., Liu X., Reiten M. Scaling split-gate flash memory technology for advanced MCU and emerging applications // 2019 IEEE 11th International Memory Workshop. 2019. P. 1—4.
- 30. Kotov A., Levi A., Tkachev Y., Markov V. Tunneling phenomenon in SuperFlash cell // Proc. NVM Tech. Symp. 2002. P. 110—115.
- 31. Guan H., Lee D., Li G. P. An analytical model for optimization of programming efficiency and uniformity of split gate source-side injection SuperFlash memory // IEEE Transactions on electron devices. 2003. V. 50. № 3. P. 809—815.
